閾値電圧ミスマッチの影響と設計観点の対策について

どうも、さわざわです。

今回はミスマッチについて触れていこうと思うよ。アナログ回路はいろいろなノイズが特性に大きく影響を与えてしまうことは言うまでもないんだけど、他にも閾値電圧であるV_thや移動度などがプロセスによってばらついて、特性に影響が出るよ。なので設計段階でどれくらいばらつくかを考慮して、ばらついても特性として問題ないような設計が求められるんだ。その基礎理解として重要なので、みんなも勉強していってねい。

この記事を読めば閾値電圧ミスマッチについて基礎的な理解ができ、ミスマッチを減らす設計について理解できます。

Contents

1 ミスマッチとは？
2 ミスマッチに効くパラメータ
3 設計観点でミスマッチをどう減らしていくか

ミスマッチとは？

ここでいうミスマッチとは、MOSFET単体のV_thやβが所望の値から若干ずれることをいうよ。これは不純物が揺らぐことで結果ときにV_thがずれたり、酸化膜とチャネルの間の界面準位の発生によってβがずれるような理解で、原子レベルでの揺らぎが起因したものだってことだね。

詳細は後述するけど、非常に多くの原子の中からランダムに揺らぐより、数少ない原子の中からランダムに揺らいだほうが統計的にばらつきやすいので、微細プロセスのほうがばらつきは顕著だといえるよ。

そしてV_thやβがばらついてしまうと、以下のように理想的には同じ電流が出してほしいカレントミラーでも、ΔI_dsが乗って所望の電流からずれてしまうんだね。以降はV_thミスマッチに着目して触れていこうと思うよ。(βに関しても結論は大きく変わらないかな。)

ミスマッチに効くパラメータ

V_thばらつきをの標準偏差示すσ(V_th)は以下のような式で表せるよ。ここからわかるようにσ(V_th)は以下のように√LWに比例して小さくなることになるね。ここでA_vtってのはばらつきの係数のようなもので、これはプロセスによって決まるものだよ。

ちなみに余談(割と重要な余談)だけど、微細プロセスを用いる場合にはサイズを大きくしていくと、ある点で物理的に距離が離れていってミスマッチがむしろ悪化する傾向ってのがあるので、注意が必要だよ。(どのファウンドリでもそうなのかは自信がないのであまり深ぼらないでおくね。)

んでV_thがばらついた際にMOSFETのどこに効いてくるかというと、当然V_gsに対してV_effの見え方が変わってくるよね。なので電流としてはV_thのばらつきにg_mがかかって以下のように表せることがわかるかな。

この式をもとにどうすればミスマッチを減らすことができるかを次項から深ぼって考えていこう。

設計観点でミスマッチをどう減らしていくか

σ(V_th)の場合はWとLを増やしていけば、ばらつきを減らせることが明確であったよね。ところがΔI_dsで見た場合にg_mがかかってくるので、電流源のnchだけを考慮しても単純にサイズを大きくするって議論ではなくなってくるよ。

どういうことかっていうとWを大きくしてσ(V_th)を√Wだけ小さくしたとしても、g_mが同じく√Wだけ大きくなってしまうので小さな揺らぎを大きく電流として見せてしまい、結果としてΔI_dsは変わらないっていえるんだね。(後述するけど、Wを大きくして所望の電流を増やすのであれば、ばらつきは小さく見せられる)

ではΔI_dsの式を変形していくと、以下のようにg_m内部のWが確かに打ち消しあって、残りがこうなるね。ここで回路設計者が自由にいじれるパラメータはI_dsとLだけだよね。

ここでもう一つ重要なことがあって、ΔI_dsを小さくすることは非常に大事なんだけど、これだけで評価しても意味ないんだね。これはノイズの話と一緒で、オリジナルの値に対して相対的にどれくらい影響があるかを評価することで意味のある指標となるんだ。

つまりは電流がわずかにしかばらつかなくても、そもそも非常に定電流動作をするのであれば、結果としてミスマッチは大きく見えてしまうってことだね。

なのでI_dsとΔI_dsの比として議論すると、以下のようになるね。ここでもしI_dsは他の特性や仕様により等しい値で決まっていた場合や入力デバイスのように自分でI_dsを決めていない場合には、Lを大きくしてミスマッチを下げる他なくなるね(電流は変化しないようにV_effやWで調整要)。ここでLを上げてミスマッチを減らすと動作レンジが狭まることに注意が必要だね。